摘要

     在現場可編程門陣列(FPGA)、專用集成電路(ASIC)和其他基于多軌處理器的系統中，隨著電源時序規則愈發嚴格、時序要求日益精準、電壓容差不斷縮小，電源管理變得越來越復雜。時序錯誤可能造成閂鎖或器件永久性損壞，而監控不足可能導致無法及時發現故障，使系統穩定性受到影響。

     本文提出了優化時序協調和故障響應的實用策略，并說明了與基本電源時序控制器方案相比，集成監控和工廠調整設置的8通道時序控制器如何有助于簡化電源管理。

引言

     人工智能(AI)、數據中心、醫療健康和工業自動化領域越來越多地使用現場可編程門陣列(FPGA)來實現高吞吐量、低延遲計算。憑借硬件配置能力和高效并行處理的雙重優勢，FPGA非常適合應對大數據量的實時工作負載。

     FPGA的電源設計很少采用單電源軌。此類器件使用多個電源域：核心、輸入/輸出(I/O)組、鎖相環(PLL)、高速收發器和輔助電源軌，而且每個域都有自己的電壓電平、電流特性和裕度要求。穩健的供電網絡除了要產生各電源軌之外，還必須對電源軌的上電和下電進行嚴格控制，并確保在瞬態和故障情況下，各電源軌始終處于容許的范圍以內。

在實踐中，FPGA的電源要求通常歸結為如下幾項設計檢查事項：1,2

?多電源軌：為核心、I/O、PLL、收發器和輔助域提供專用電源。

?低壓核心電源精度：核心電源軌通常運行在最低電壓以降低功耗，因此調節精度和負載階躍響應非常重要。

?嚴格的電源軌容差：每個電源軌都有各自允許的電壓窗口（裕度），以確保穩定運行。

?受控的斜坡上升：管理斜坡速率和浪涌，使內部電路干凈地啟動，且電源軌不會崩潰或過沖。

?電源時序：在接通和關斷電源時，嚴格遵循規定的電源軌順序，包括反向時序約束。

穩壓器負責電源的生成與調節，但無法保證所有電源軌的時序控制、上電順序和持續窗口監測萬無一失，尤其是在發生欠壓、故障或關斷事件時。因此，在FPGA電源管理設計中，需要外部時序控制器和電壓監控器來協調電源軌時序并監測運行過程中的閾值。

控制閾值和時序：實際應用中的電源監控器+時序控制器

     時序控制器和電壓監控器會為每個電源軌明確實現相應的時序和電壓閾值。多通道時序控制器可在當前電源軌達到其目標電壓的預定義窗口范圍之前，暫緩啟動下一電源軌。當前電源軌進入該窗口后，再經過一個受控延遲，才會使能下一電源軌。這一機制有助于確保各電源軌單調上升且無毛刺。

     高質量電源監控器具備多電壓監測能力，閾值精度可達±0.3%，同時支持上電復位、適當的時序控制及持續監測。只要任一電源軌超出規定范圍，電源監控器就會將復位信號置為有效。3,4 在實際應用中，如果出現欠壓或過壓情況，電源監控器會觸發受控FPGA復位或安全關斷，以防止系統運行失常。電源監控器與時序控制器配合使用時，能夠確保各電源軌按照正確順序啟動，并持續監測整個系統的運行健康狀況。

     ADI公司提供一系列帶監控功能的電源時序控制集成電路(IC)產品，包括MAX16050、MAX16165和MAX16025。最新產品ADM6840是一款可配置的時序控制器，集成監控功能，支持多達8個電源軌，專門為先進的FPGA和片上系統(SoC)平臺打造。這款器件可同時管理8個電源軌，相比典型的四通道解決方案，所需外部元件更少，系統復雜度也更低。

優化監測和時序控制架構，簡化解決方案

     ADM6840保留了ADI MAX16165/MAX16166等成熟電源時序控制器的核心時序控制與監控功能，并通過更簡單、更優化的實現方案，將支持的電源軌數量拓展至8個，如圖1所示。其設計思路是將原本需要外部配置的關鍵功能改為由工廠調整的內部選項，從而提升不同批次產品的精度、一致性和可重復性，并降低對元件容差和印刷電路板(PCB)漏電流的敏感性。這些由工廠調整的選項包括：失調電流設置(IOS)，用于改變下降閾值以實現可靠的反序關斷；電源良好定時器(PGT)，用于限制電源軌在上電過程中達到設定監控閾值所允許的最長時間；欠壓檢測輸入(UVSET)，用于提供典型的0.5V閾值

輸入以監控VDD或其他電源。

圖1：MAX16165/MAX16166和ADM6840功能框圖

多個時序控制器通過菊花鏈方式連接，支持更復雜的電源樹

     如圖2所示，憑借高通道密度，ADM6840單個器件可支持FPGA的8個電源軌，無需級聯兩個電源時序控制器，既減少了元器件數量，也降低了器件間的相互依賴性。

圖2：使用ADM6840對八個電源軌進行電源監控和時序控制

     除了單器件支持多達8個電源軌外，它還完全支持以菊花鏈方式連接多個IC，從而應對更大或更復雜的FPGA電源樹，示例配置如圖3所示。設計人員可通過DONE、ON和OFF引腳鏈接器件，確保所有電源軌保持協調一致的時序。憑借這種靈活性，系統架構師可在必要時將系統擴展至八個以上通道，同時依然能獲得簡化設計所帶來的好處。

圖3：使用三個器件的菊花鏈配置

借助電源良好定時器和關斷時序控制，滿足精密時序要求

     在上電過程中，時序要求非常重要：給定電壓軌必須在規定的時間窗口內斜坡上升至其標稱值，然后下一個電源軌才能開始上電。對于現代FPGA和自適應SoC，電源軌必須單調上升，并在規定的上升時間內達到最終電壓。以XAPP1375為例，電壓必須在規定的斜坡周期內達到其最終值的95%以上，然后序列中的下一個電源軌才開始斜坡上升。5 這種方法有助于確保器件正確退出上電復位(POR)狀態，避免因電源軌上升緩慢或不當而造成問題。AMD或Altera等FPGA供應商在其數據手冊中提供了上電時序建議，不同FPGA系列的上電時序可能有所不同。上電時序控制實現方案的示例如圖4所示。

圖4：上電時序控制示例

     電源良好(power-good)定時器會驗證每個電源在上電過程中，是否在規定的時間窗口內達到設定的閾值電壓。在ADM6840中，為了確保一致性和可重復時序，此延遲由工廠調整，有多個選項，而不是由外部電容設置。若使用外部電容，延遲的精度可能會受到電容漏電流和容差的影響，導致時序出現偏差。

     此外，在關斷過程中，需要對儲存的能量進行妥善控制，以確保關斷時序可預測，防止器件受損。高功率電源軌通常包含較大bulk電解電容。在關斷期間，這些電容保持充電狀態；若無適當保護，其釋放的能量足以損壞器件。因此，Altera等FPGA供應商提供了關斷時序建議以降低風險。6 一般來說，推薦的關斷時序與上電時序順序相反。

圖5：Altera Arria 10關斷時序組的順序6

     以Altera Arria 10器件為例，在關斷過程中，每組電源軌必須下降到其標稱電壓的10%以下，下一組才能開始關斷，如圖5所示。6 為滿足此類要求，ADM6840實現了由工廠調整的關斷閾值(VSEQOFF_TH)選項（0.333V、0.167V和0.050V）。與其他時序控制器相比，其關斷閾值可通過外部元件（如電阻或電容）編程來設置。由于電阻容差和PCB漏電流的影響，實際關斷閾值可能出現偏差。圖6顯示了由工廠調整的關斷閾值實現方案的簡化示意圖。

圖6：ADM6840的關斷閾值架構

結語

     面對多電源軌、嚴苛的容差和復雜的時序約束，想要滿足嚴格的FPGA供電要求絕非易事。ADM6840單個器件集成了八個時序控制與監控通道，極大地化解了這一難題。此外，它還支持菊花鏈連接，即使擴展到更大電源樹，設計復雜性也不會增加。采用由工廠調整的設置方案，有助于以一致、可重復的時序實現推薦的上電和關斷順序，避免外部元件和板級漏電流可能帶來的偏差。除時序控制外，集成監控功能可在電源軌偏離容許范圍時，更迅速地檢測故障并做出明確響應，執行受控復位或安全關斷，從而保護FPGA及其周邊電路。因此，這款器件可為多電源軌FPGA的電源管理提供實用且可靠的方案，有助于設計人員實現可預測、安全、高效的系統行為。

參考文獻

1 “Voltage Regulator Selection for FPGAs”，Altera，2008年11月。

2 “FPGA Power Sequencing Requirements”，Altium，2025年7月。

3 “適用于AMD和Intel FPGA的電源監控與時序控制器件”，ADI公司，2024年。

4 Greg Sutterlin，“多電壓系統的監控器?！盡axim Integrated，2003年11月。

5 “Simplified Power Sequencing (XAPP1375)”，AMD，2025年5月。

6 Nathan Enger，“FPGA電源的‘護理和喂養’：成功的道與因”，《模擬對話》，2018年11月。

作者：Camille Bianca Gomez，高級產品應用工程師

作者簡介

     Camille Bianca Gomez是ADI公司的產品應用工程師，從事保護控制器產品相關工作。她于2022年3月加入公司，最初主要負責高性能電源監控類產品的支持和開發工作，隨后轉入目前崗位。她擁有德拉薩大學拉古納分校的電子工程學士學位。加入ADI公司之前，她在汽車制造行業擔任設計工程師達3.5年，積累了寶貴的工程設計與產品開發經驗。