1       引言

隨著人們生活節奏的加快，越來越多的場合需要使用電子手段動態發布信息，其中應用非常廣泛的一種方法就是LED點陣顯示。傳統的點陣漢字顯示通常采用單片機作為控制核心，結合存儲器、邏輯電路和LED點陣來實現。單片機具有良好的集成度，在很多對設備體積要求較高的場合得到了廣泛應用。但是此方案開發和升級控制程序的工作量都很大[1]。在教學實踐中對于學生軟件方面的能力和協同工作鍛煉有限。基于這些考慮，使用PC并口EPP模式控制CPLD的LED點陣顯示方案具有較好的實用價值和易操作性。基于EPP的數據通訊系統比SPP和RS232具有更高的數據傳輸速率，適合于需要高速傳輸的場合[2]。本設計實際測試并證明了EPP模式下計算機并口與CPLD結合進行電子設計的可行性與高效性。實驗中采用了16*16的LED點陣。

2       系統整體方案與協議

2.1 系統整體方案

本系統采用計算機并口以點陣的形式發送顯示數據，CPLD作為系統數據處理核心來控制顯示屏的驅動電路。待顯示的文字全部使用計算機處理并生成點陣數據，因此可以選用無RAM的CPLD器件，同時也可以方便的直接控制顯示效果，降低功耗。本系統采用ALTERA公司的EPM7128LS84-15。在設計中，將盡可能多的功能用計算機的軟件來實現，以減少硬件的負擔，并降低系統更新維護的代價。軟件部分采用VC++6.0開發。

2.2 接口協議

本設計采用16*16的點陣顯示器，每幀要求PC提供256路信號，顯然對于PC并口來說，其I/O資源是不足的，需要CPLD來加以處理。計算機軟件需要完成的工作有：①讀取用戶輸入的文字，并將其轉換為點陣數據；②定時使點陣循環移位，產生漢字移動的字幕效果；③定時以八位為單位發送當前需要顯示的點陣，并發送若干控制信號，使CPLD控制LED顯示相應的點陣，每幀需要發送32次。接口協議采用了3個控制位，以C0、C1和C2表示；CPLD返回的狀態位與EPP的定義相同，在此不贅述。PC與CPLD之間的接口協議如下：

·CPLD上電給出在線信號Busy=1；

·PC檢測Busy=1，發C0=1，C1=0，C2=0（通知CPLD：并口要開始發新幀的數據）；

·CPLD應答nAck=1，并初始化內部地址變量Address=1111；

·PC檢測狀態nAck=1，發C0=0，C1=1，C2=0（通知CPLD：發送某一行的高8位數據），并發送高8位數據；

·PC發C0=0，C1=0，C2=0，確保高8位和低8位不會混淆；

·CPLD收到數據后，Address+1，高8位數據暫存，并發應答信號nSelect=1；

·PC檢測nSelect=1，發C0=0，C1=0，C2=1（通知CPLD：發送同一行的低8位數據），并發送低8位數據；

·CPLD內部地址變量Address不變，把高8位數據與低8位數據組合成一行，發送顯示數據，發送應答信號PaperEnd=1；

·PC檢測PaperEnd=1，進入循環。

LED點陣顯示采用逐行掃描，為了避免顯示屏的閃爍，每秒至少需要刷新25次。系統整體框圖見圖1。

圖1 系統整體框圖

3       系統硬件設計

本設計中用到的顯示屏是16*16點陣的，所以通過四個8*8LED點陣模塊來組合成16*16點陣。圖1中的行驅動器和列驅動器是必要的，因為CPLD輸出的高電平可能不足以推動LED發光，造成點陣亮度不一的問題。實際設計中，采用反向器作為驅動。

在本設計中，CPLD是核心，有著承上啟下的作用。因此，在接口協議確定的條件下，CPLD內部控制編寫的VHDL程序的好壞關系到整個系統。根據前述協議可知，CPLD主要是完成與計算機的通信，再控制驅動電路使得LED點陣顯示屏正常顯示。本設計采用Max+PlusII編寫VHDL程序，用Protel 99SE進行電路板設計。VHDL程序及注釋如下：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity display is

     port(   clk:    in  std_logic;

            c:      in  std_logic_vector(2 downto 0);   －－三位控制信號

            data:   in  std_logic_vector(7 downto 0);   －－數據輸入

            status:  out std_logic_vector(2 downto 0);   －－三位狀態信號

            col:    out std_logic_vector(15 downto 0);   －－列輸出

            row:   out std_logic_vector(15 downto 0)    －－行輸出 );

end display;

architecture control of display is

       signal v_row: std_logic_vector(15 downto 0);   －－暫存行數據

       begin

row<=v_row;  －－輸出行數據

            process(clk,c,data)

            variable address: std_logic_vector(3 downto 0);  －－行地址變量

            variable hdata: std_logic_vector(7 downto 0);  －－暫存高八位列數據變量

            variable t: std_logic;      －－局部變量控制“行地址加一”行為

       begin

            if clk'event and clk='1'then

               if c="001" then

                  status<="110";

                  address:="1111";

                  t:='0'; －－初始化變量

               elsif c="010" then

                     status<="011";

                     if t='0' then  －－局部變量t=0行地址加一

                        address:=address+1;  

                        t:= '1';   －－行地址加一后立即置變量t為1